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Q5：标注工作状态，要标出横轴纵轴坐标点吗？A：助教回复：不用，这种题只是提醒大家回去看课件
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Q7：晶体管的尺寸比例?Answer：β = 2
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Q8(c)：疑问：PPT中$C_{d0}$对应这里的什么A:$C_{d0}$是单位晶体管的电容，所以题目中标准反相器的$C_{par0}=3C_{d0}$
- Q19：如何判断电路逻辑(如果不是互补的话)and如何判断是不是静态
- Q20(b)
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PPT4.2-P12的$C_{GD}$是什么A:接地电容
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PPT5.2-P7&P9的电容的计算A:分为$C_{in}$和$C_{par}$，前者只跟输入有关，后者只跟直接连接的有关
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PPT5.2P12：为什么电容分为Cpar和CL，为什么只有后一个的R变为R/S可见PPT6.1-P5的解释
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PPT6.1-P10：如何计算出的Cpar = 12 Cpar0A:见7的解释，懂了$C_{par}$的计算也就懂了
- PPT6.1-P11.改变size是什么意思
PPT6.2-P14页电容的计算
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Q：是不是PUN和PDN中的等效电阻都为R0，所以计算tp的时候电阻就是R0了？A：我理解了一下应该是标准反相器是这样的，但是如果size不是的话就要根据size来看（可以看一下PPT6.1-P12的例子）
还没做
19：Q19：如何判断电路逻辑(如果不是互补的话)and如何判断是不是静态
一、 集成电路简介
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请写出布尔函数 𝐹(𝑥, 𝑦, 𝑧) = $𝑥𝑦 + \overline z$ 的真值表
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请结合以下真值表回答问题：
a) 请写出能够表示布尔函数 𝐹(𝑥, 𝑦, 𝑧) 的表达式（可尝试使用 SOP (Sum Of Products) 的表达 ）。
b) 请写出能够表示布尔函数 𝐺(𝑥, 𝑦, 𝑧) 的表达式。
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请写出以下电路中，输出 F 的逻辑表达式：
二、MOSFET 工作原理
题目4
4、请回答下列问题：
此类型题目的目的为知识回顾，please don’t panic，考试中不会出现复杂知识点以及公式的默写
a) 请画出作为四端器件的 NMOS 和 PMOS 晶体管的电路符号，并在图中标注出这些端口。
b) 请写出 MOSFET 的各工作模式以及对应的电压和电流关系。
PPT 2.1-MOS工作原理和PPT2.2-大尺寸 MOSFET IV 模型
MOSFET它有三种基本工作模式：截止模式、饱和模式和线性模式。
- 截止模式（Cutoff Mode）
- 电压关系：栅极-源极电压$ V_{GS} $小于阈值电压$ V_{th} $。
- 电流关系：漏极电流$ I_D $接近于零，因为通道没有形成，MOSFET处于关闭状态。
- 饱和模式（Saturation Mode）
- 电压关系：栅极-源极电压$ V_{GS} $大于阈值电压$ V_{th} $，且漏极-源极电压$ V_{DS} $大于$ V_{GS} - V_{th} $。
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电流关系：MOSFET处于导通状态，漏极电流$ I_D $与栅极-源极电压$ V_{GS} $有关，与$V_{DS}$无关，受饱和电压$ V_{DS} $限制，即$ V_{DS} $接近于$ V_{GS} - V_{th} $时，$ I_D $不再随$ V_{GS} $增加而增加。
电流关系在PPT2.2P9
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线性/欧姆模式（Ohmic or Linear Mode）
- 电压关系：栅极-源极电压$ V_{GS} $大于阈值电压$ V_{th} $，但漏极-源极电压$ V_{DS} $小于$ V_{GS} - V_{th} $。
- 电流关系：MOSFET处于线性导通状态，漏极电流$ I_D $与漏极-源极电压$ V_{DS} $成正比，且$ I_D $随$ V_{DS} $线性增加。
辅助理解：
MOSFET（金属-氧化物-半导体场效应晶体管）根据栅源电压 $ V_{GS} $ 和漏源电压 $ V_{DS} $ 的不同，可以工作在不同的模式下。以下是MOSFET的主要工作模式以及它们对应的电压和电流关系：
截止区（Cut-off Region）
条件：
- $ V_{GS} < V_{TH} $，其中 $ V_{TH} $ 是阈值电压。
描述：
- 在这个区域，栅源电压不足以在栅极和源极之间的沟道中形成足够的载流子浓度，导致沟道不导电。
- 因此，没有电流从漏极流向源极，即 $ I_D \approx 0 $。
欧姆区（Ohmic Region）或线性区（Linear Region）
条件：
- $ V_{GS} > V_{TH} $
- $ V_{DS} $ 很小，不足以引起饱和。
描述：
- 当 $ V_{DS} $ 较小时，MOSFET的行为类似于一个受控的线性电阻。
- 漏极电流 $ I_D $ 与 $ V_{DS} $ 成正比，类似于欧姆定律 $ I = \frac{V}{R} $。
饱和区（Saturation Region）或恒流区（Constant Current Region）
条件：
- $ V_{GS} > V_{TH} $
- $ V_{DS} $ 足够大以至于 $ V_{DS} > V_{GS} - V_{TH} $
描述：
- 在饱和区，$ V_{DS} $ 对 $ I_D $ 的影响很小，电流几乎只依赖于 $ V_{GS} $。
- 这个区域的电流由以下公式给出： $ I_D = K_n (V_{GS} - V_{TH})^2 \left(1 + \lambda V_{DS}\right) $ 其中，$ K_n $ 是一个常数，$ \lambda $ 是沟道长度调制因子。
- 电流与 $ V_{GS} $ 的关系是非线性的。
参考资料
PPT2.2 P10
c) 请解释速度饱和效应并简要分析其对晶体管工作的影响。
PPT 2.3-纳米级 MOSFET IV 模型
速度饱和效应（Velocity Saturation Effect）是指在半导体器件中，特别是在金属氧化物半导体场效应晶体管（MOSFET）中，当沟道电场强度增大到一定程度时，载流子（电子或空穴）的漂移速度不再随着电场强度的增加而增加的现象。这个现象通常发生在高电场下，载流子达到其最大漂移速度，此时速度不再增加，因此称为速度饱和。
在PPT2.3 P5
分析速度饱和效应对晶体管工作的影响：
-
==晶体管速度：速度饱和效应限制了晶体管的开关速度。在高速开关操作中，晶体管需要快速地从关闭状态切换到导通状态，速度饱和会限制载流子的移动速度，从而影响晶体管的开关速度。==
-
功耗：在速度饱和状态下，晶体管的功耗会受到影响。由于速度不再增加，晶体管的导通电阻增加，导致功耗上升。
-
热效应：速度饱和状态下，晶体管中的电流密度增加，可能导致局部过热，影响晶体管的稳定性和寿命。
-
晶体管性能：速度饱和效应会影响晶体管的性能，包括增益、线性度和噪声性能。在设计高频放大器和高速数字电路时，需要考虑速度饱和效应对晶体管性能的影响。
-
设计挑战：速度饱和效应给晶体管的设计带来了挑战。设计者需要在晶体管尺寸、材料和结构上做出优化，以减少速度饱和效应对晶体管性能的负面影响。
-
短沟道效应：在现代深亚微米工艺中，晶体管的沟道长度越来越短，速度饱和效应更加显著。这要求设计者在设计过程中更加注意短沟道效应和速度饱和效应的相互作用。
三、CMOS 反相器 VTC 特性分析
题目5
PPT3.2-CMOS反相器的VTC
5、请画出一个反相器的 VTC 的大致形状，并在图中标注出不同的工作状态。
从第四题的（b）中我们知道MOSFET一共有3种工作状态：截止模式（Off）、饱和模式（Sat）和线性模式（Lin），
根据P5中内容可知，NMOS从左到有：Off->Sat->Lin
P6中可知，PMOS从左到右有：Lin->Sat->Off
综合上述信息，结合PPT3.2 P4和P8中图片，可以分为5个区域：
在五个区域中中间三个BCD是NMOS和PMOS都导通的状态，虽然A和E区间比较小，但大多数时间内都是处于A和E这样只有一个导通的状态。
参考资料
且PPT3.2-P4中有(注意红字部分)：
PPT3.2-P7&P8
P8
P7
题目6
PPT3.3
6.、对于噪声容限（Noise Margin）：
a) 请解释噪声以及噪声容限的定义。
噪声是指在逻辑节点上我们不期望出现的电压或电流改变（PPT3.3-P4）。
噪声容限是指一个系统或电路能够容忍的最大噪声水平，同时仍能正确地处理或传输信号。它通常用来衡量系统对噪声的鲁棒性。噪声容限越高，系统对噪声的抵抗能力越强，能够在更差的环境中稳定工作。（PPT3.3-P12）
b) 给定一个反相器的 VTC 图，如何得到其噪声容限？请举例说明。
Noise Margin Low（NML）和Noise Margin High（NMH）：
\[NM_L = v_{IL}-v_{OL} \\ NM_H =v_{OH} - v_{IH}\]例如：（例子来自VLSI：Noise Margin (噪声容限) - 知乎 (zhihu.com)）
VTC如上图所示。$ v_{IL}$ 和 $v_{IH}$ 分别为：
\[v_{IL}=0.3v_{DD} \\ v_{IH}=0.7v_{DD}\]根据定义可得：
\[NM_L=0.3v_{DD}-0v_{DD} =0.3v_{DD} \\ NM_H=v_{DD}-0.7v_{DD}=0.3v_{DD}\]参考资料
PPT3.3-P12
本章还有一个知识点：判断好的VTC曲线和坏的VTC曲线P14
可参考[数字集成电路 CMOS反相器 - 知乎 (zhihu.com)](https://zhuanlan.zhihu.com/p/597370910)
四、CMOS 反相器延时与功耗分析
题目7
7、对于静态 CMOS 反相器：
a) 请画出一个标准反相器的内部构造图，并标注出晶体管的尺寸比例。
参考资料
PPT4.1 P4，同时PPT4.2P11规定了标准反相器PMOS/NMOS的尺寸比例 $β =\frac{W_p}{W_n}$=2
b) 请分析反相器的尺寸变化对电阻，电容以及延时的影响。
- 电阻的影响：
- 反相器中的电阻主要由晶体管的基极-发射极电阻（$R_{BE}$）和电路中的其他电阻决定。
- 当反相器尺寸增大时，晶体管的尺寸也会增大，这可能导致基极-发射极电阻降低，因为电阻与导体的横截面积成反比。
- 增大尺寸还可能增加晶体管的电流承载能力，从而减少电阻对电流的影响。
- 电容的影响：
- 反相器的电容主要由晶体管的寄生电容、互连线电容以及电路板的电容组成。
- 尺寸增大通常意味着晶体管的面积增大，这可能导致寄生电容增加，因为电容与导体的面积成正比。
- 互连线的电容也可能随着尺寸的增大而增加，尤其是如果互连线的长度和宽度都增加的话。
- 延时的影响：
- 反相器的延时主要取决于信号在电路中传播所需的时间，这与电路的电容和电阻有关。
- 电阻的减小可以减少信号在电路中的传播时间，从而减少延时。
- 电容的增加会增加电路的充电和放电时间，从而增加延时。
- 总体上，尺寸的增大可能导致电容的增加对延时的影响大于电阻减小的影响，因此总体延时可能会增加。
所以可以总结为3点
- 反相器的电阻与尺寸成反比，即如果尺寸扩大$S$倍，则电阻变为原来的$\frac{1}{S}$倍
- 反相器的电容与尺寸成正比，即如果尺寸扩大$S$倍，则电容变为原来的$S$倍
- 反相器扩大$S$倍，延时计算公式如下，可以看到延时会减小，会不断接近 $0.69R_{on}C_{par,g}$
五、静态 CMOS 逻辑门设计与优化
题目8
8、请根据下述逻辑表达式回答问题：
\[Out=\overline{D+A(B+C)}\]a) 请设计完成能实现该逻辑功能的静态 CMOS 逻辑门。
b) 请写出逻辑门延时的计算方法（不包括中间电容）。
\[\boxed{t_{p1}=(t_{pHL,1}+t_{pLH,1})/2=0.69\cdot(R_{on,PUN1}+R_{on,PDN1})/2\cdot(C_{par,g}+C_L)}\]PPT5.2，5.3中加入了对中间电容的考虑
这里的R是PUN和PDN的等效电阻的平均，需要通过具体的电路实现进行计算，C还是这一级的寄生电容$C_{par,g}$和下一级的gate电容$C_L$之和
参考资料：
PPT4.2-P9和PPT5.2-P4
(a)PPT4.2-P9
(b)PPT5.2-P4
c) 设负载电容为 $C_L$，标准反相器的输入电容和寄生电容分别为 $C_{g,0}$ 和 $C_{par,0}$，请计算 a) 中得到的逻辑门的传播延时。
这题也就是PPT5.2-P10的例子，疑问：PPT中$C_{d0}$对应这里的什么?我猜d0对应par0 answer：这里根据上下文应该是$C_{par,0}=3C_{d0}$，要根据上下文来看，有的地方$C_{par,0}=C_{d0}$，例如24、25、26、27
先算电阻：
注意到此时PUN是由BC串联后与A并联再与D串联，我们从外到内分别进行分析，
首先是D与其他的串联，我们让他们各占R0/2，则D的尺寸比例为4倍（因为POMS原本就是2倍，这里只是将POMS的尺寸变大2被），进一步再分解到并联电路，可以知道A的电阻为R0/2，尺寸比例为4倍。
再到BC串联电路，可以让他们各占R0/4的电阻，则尺寸比例都为8倍
同样对于PDN，他是由BC并联后与A串联再与D并联，所以D的电阻为R0，尺寸比例为1，让A与BC的并联电路各占R0/2的电阻，A的尺寸比例为2倍，BC的电阻也为R0/2，尺寸比例为2倍
对于PUN和PDN，电路的电容分为寄生电容和下一级的gate电容。
其中寄生电容都为两个NMOS和一个PMOS的寄生电容，由于PMOS的尺寸比例为4，NMOS的尺寸比例分别为1和2，所以电路的寄生电容，7$C_{d0}$，最坏情况下PUN和PDN的电阻都为R0
所以可以计算出PUN和PDN的时延都为$0.69R0(7C_{d0}+C_L)$，所以总时延是$t_p=\frac{t_{pLH}+t_{pHL}}{2}=0.69R0(7C_{d0}+C_L)$
由于这里是标准反相器，所以$C_{par,0}=3C_{d0}$，所以$t_p==0.69R0(\frac{7}{3}C_{par,0}+C_L)$
题目9
9、对于一个 2 输入的异或（XOR）门，请回答下列问题：
a) 请写出它的真值表，并使用 SOP (Sum Of Product) 的方法写出它的逻辑表达式。
| X | Y | F |
|---|---|---|
| 1 | 1 | 0 |
| 1 | 0 | 1 |
| 0 | 1 | 1 |
| 0 | 0 | 0 |
根据F=1时可以写出以下逻辑表达式：
\[F = X\overline Y + \overline X Y = \overline{( \overline X+Y)\cdot(X+ \overline Y)}\]b) 设负载电容为 $C_L$，标准反相器的输入电容和寄生电容分别为 $C_{g,0}$ 和 $C_{par,0}$，请计算它的传播延时。
首先画出CMOS电路图，可参考PPT5.1-P12
易错点：看清是标准反相器的寄生电容是$C_{par,0}=3C_{d0}$，$C_{d0}$是单位晶体管的电容
根据公式(PPT5-P4)
\[\boxed{t_{p1}=(t_{pHL,1}+t_{pLH,1})/2=0.69\cdot(R_{on,PUN1}+R_{on,PDN1})/2\cdot(C_{par,g}+C_L)}\]c) 对于该门的两个输入 A 与 B，假设 $P_{A=1}$=1/3，$P_{B=1}$=1/2，请计算该门的切换功耗。
根据PPT5.2-P16
由计算公式
\[\boxed{P_{av g}=\alpha_{0\to1}\cdot C_{L}\cdot V_{DD}^{2}\cdot f_{clock}}\]其中
\[P_{F=0}=P_{A=1} \cdot P_{B=1}+P_{A=0} \cdot P_{B=0}=1/6 +2/6 = 3/6=1/2\\ P_{F=1}=P_{A=1} \cdot P_{B=0}+P_{A=0} \cdot P_{B=1}=1/6 +2/6 = 3/6=1/2 \\ 所以\\ \alpha=P_{F=0}\cdot P_{F=1}=1/4\\\]故
\[P = 1/4\cdot C_{L}\cdot V_{DD}^{2}\cdot f_{clock}\]题目10
10、对于一个 2 输入的同或（XNOR）门，请回答下列问题：
a) 请设计出能完成其功能的静态 CMOS 逻辑门。
同或门在异或门基础上加一个反相器即可，参考第九题设计，可得：
b) 对于该门的两个输入 A 与 B，假设 $P_{A=1}$=1/3，$P_{B=1}$=1/2，请计算该门的切换功耗。
由计算公式
\[\boxed{P_{av g}=\alpha_{0\to1}\cdot C_{L}\cdot V_{DD}^{2}\cdot f_{clock}}\]其中
\[P_{F=1}=P_{A=1} \cdot P_{B=1}+P_{A=0} \cdot P_{B=0}=1/6 +2/6 = 3/6=1/2\\ P_{F=0}=P_{A=1} \cdot P_{B=0}+P_{A=0} \cdot P_{B=1}=1/6 +2/6 = 3/6=1/2 \\ 所以\\ \alpha=P_{F=0}\cdot P_{F=1}=1/4\\\]故
\[P = 1/4\cdot C_{L}\cdot V_{DD}^{2}\cdot f_{clock}\]题目11
11、请根据下列逻辑表达式回答问题：
\[𝑂𝑢𝑡 = (𝐴\overline{𝐵} + 𝐶)𝐷\]a) 请设计完成能实现该逻辑功能的静态 CMOS 逻辑门。
b) 请使用与 a)不同的方案实现同样具有逻辑功能的静态 CMOS 逻辑门。
题目12
12、下图是一个 2 输入的同或（XNOR）门的符号表示，请回答下列问题：
a) 请写出它的真值表以及逻辑表达式。
| X | Y | F |
|---|---|---|
| 1 | 1 | 1 |
| 1 | 0 | 0 |
| 0 | 1 | 0 |
| 0 | 0 | 1 |
根据XOP，得
\[F = ( \overline X+Y)\cdot(X+ \overline Y) = = \overline{X\overline Y + \overline X Y }\]b) 请使用静态 CMOS 电路实现该逻辑门。
同或门得静态 CMOS 电路在10(a)中已经实现：
题目13
13、对于多输入的异或（XOR）门该如何工作，向来众说纷纭。有人将其称为 “奇数功能或门”，即当奇数个输入为高电平时，其输出为高电平。请回答 下列问题：
a) 请写出使用以上定义实现的 3 输入 XOR 门的真值表并设计出能实现其逻辑功能的静态 CMOS 电路。
| 输入A | 输入B | 输入C | 输出 |
|---|---|---|---|
| 1 | 1 | 1 | 1 |
| 1 | 1 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 0 | 0 | 1 |
| 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 |
| 0 | 0 | 1 | 1 |
| 0 | 0 | 0 | 0 |
逻辑表达式为：
\[F=\mathrm{ABC}+\mathrm{A\bar B \bar C}+{\mathrm{\bar AB\bar C}}+{\mathrm{\bar A\bar BC}}\]所以电路为：
b) 你认同这种定义吗？你认为多输入的 XOR 门应该实现什么样的逻辑功能？
我认同将多输入的异或门定义为“奇数功能或门”。这种定义在实际应用中是有意义的，并且能够保持异或逻辑的一致性，可以用于检测奇偶校验或实现某些特定加密算法时。
题目14
14、（数字逻辑相关）请回答下列问题：
a) 什么是逻辑运算的最小完全集？
逻辑运算的最小完全集是指一组逻辑运算符，这组运算符能够通过组合来实现其他所有逻辑运算。
b) {与，或，非}是一个最小完全集吗？{与非，或非}呢？
-
集合{与，或，非}是布尔代数中的一个最小完全集。
-
集合 {与非，或非}同样是一个最小完全集。NAND和NOR门是通用的逻辑门，因为它们可以组合起来实现布尔代数中的任何其他逻辑运算。
因此，无论是 {与，或，非} 还是 {与非，或非}，它们都是布尔代数中的最小完全集。
答案：
如{与，或，非}是完全集，但不是最小的，比方与和非就可以构造出或，因此{与，非}可以是一个完全集。
{或非，与非}也不是最小完全集， 2输入的或非门一端接低可以构造出非，之后可以构造出与非。证明是否完全集与证是否NP问题的推理类似，只需找一个参照物求证等价即可。
c) 请使用 NAND 门与 NOR 门实现 AND，OR 与 INV 门，再使用 AND， OR 与 INV 门实现 NAND 门与 NOR 门（2 输入）。
我们可以通过组合 NAND 门和 NOR 门来实现 AND、OR 和 INV（反相）门，然后使用这些基本的 AND、OR 和 INV 门来实现 NAND 和 NOR 门。
首先，使用 NAND 门实现 AND 门： $ \text{AND}(A, B) = \neg (\text{NAND}(A, B)) = \text{INV}(\text{NAND}(A, B)) =\text{NAND}(\text{NAND}(A, B),\text{NAND}(A, B))$ 这里，我们首先使用 NAND 门得到 A 和 B 的 NAND 结果，然后通过 INV 门（即 NAND 门的输出再通过一个 NAND 门）来实现 AND 门的功能。
接下来，使用 NAND 门实现 OR 门： $ \text{OR}(A, B) = \text{INV}(\text{NAND}(A, \text{INV}(B))) =\text{NAND}(\text{NAND}(A, \text{INV}(B)),\text{NAND}(A, \text{INV}(B)))$ 这里，我们首先通过 NAND 门实现一个 INV 门，然后对 B 进行反相，再与 A 进行 NAND 操作，最后通过 INV 门来实现 OR 门的功能。
最后，使用 NAND 门实现 INV 门： $ \text{INV}(A) = \text{NAND}(A, A) $ 这里，我们通过将输入 A 与自身进行 NAND 操作来实现 INV 门的功能。
现在，使用 AND、OR 和 INV 门来实现 NAND 门： $ \text{NAND}(A, B) = \neg (A \land B) = \text{INV}(\text{AND}(A, B)) $ 这里，我们首先使用 AND 门得到 A 和 B 的 AND 结果，然后通过 INV 门来实现 NAND 门的功能。
接着，使用 AND、OR 和 INV 门来实现 NOR 门： $ \text{NOR}(A, B) = \neg (A \lor B) = \text{INV}(\text{OR}(A, B)) $ 这里，我们首先使用 OR 门得到 A 和 B 的 OR 结果，然后通过 INV 门来实现 NOR 门的功能。
题目15
15、请根据下述逻辑表达式回答问题：
\[𝑂𝑢𝑡 = \overline{𝐴𝐵𝐶 + \overline A𝐵 + 𝐵\overline C + 𝐴𝐶 }\]a) 该表达式能否进一步化简？请写出化简后的表达式。
\[𝑂𝑢𝑡 = \overline{𝐴𝐵𝐶 + \overline A𝐵 + 𝐵\overline C + 𝐴𝐶 }\\ = \overline{𝐴𝐶(B+1) + \overline A𝐵 + 𝐵\overline C }\\ =\overline{𝐴𝐶 + \overline A𝐵 + 𝐵\overline C }\\ =(\overline A+\overline C)(A+\overline B)(\overline B+C)\\ =\overline A\space \overline BC + A\overline B \space \overline C +\overline A\space \overline B +\overline B\space \overline C\\ =\overline B(\overline AC+ A\overline C+ \overline A + \overline C )\\ =\overline B( \overline A + \overline C)\]b) 根据原表达式或者 a) 中得到的结果，实现对应的静态 CMOS 逻辑门。
题目16
16、请结合以下真值表回答问题：
a) 请根据真值表写出对应的逻辑表达式。
根据SOP，可得：
\[Y=A\overline B + AB=A(\overline B+B)=A\]b) 请根据逻辑表达式实现对应的静态 CMOS 电路。
题目17
17、对于一个 4 输入的 NAND 门：
a) 请写出其逻辑表达式。
\[out = \overline{ABCD}\]b) 使用互补 CMOS 设计将其实现，需要多少个 NMOS 晶体管？
互补CMOS设计是一种集成电路的设计方法，它结合了n-type MOSFET（NMOS）和p-type MOSFET（PMOS）两种类型的金属氧化物半导体场效应晶体管，利用它们的互补特性来构建数字逻辑门和其他电路。这种设计方法的基础在于，NMOS晶体管在高电平时导通（作为“开”开关），而PMOS晶体管在低电平时导通（作为“关”开关）。通过巧妙地安排NMOS和PMOS晶体管，互补CMOS电路能够实现低功耗、高速度和良好的噪声抑制能力。
在互补CMOS逻辑门中，通常会有两个主要部分：一个称为下拉网络（Pull-Down Network, PDN），主要由NMOS晶体管组成，负责在适当条件下将输出拉至低电平；另一个是上拉网络（Pull-Up Network, PUN），主要由PMOS晶体管构成，用于在其他条件下保持或拉高输出到高电平。这样的设计使得在逻辑门没有切换状态时（即保持状态），不论是高电平还是低电平，总有一组晶体管处于截止状态，从而几乎不消耗电流，大大降低了静态功耗。
需要4个NMOS晶体管
题目18
18、请解释静态 CMOS 电路中为什么使用 PMOS 晶体管实现 PUN 部分，使用 NMOS 实现 PDN 部分？若是互相替换会导致什么后果？
在静态CMOS电路中，使用PMOS晶体管实现上拉网络(PUN)部分，而使用NMOS晶体管实现下拉网络(PDN)部分，这是基于它们的电气特性和互补工作的原理，简单而言，是因为NMOS在PDN可实现强0但PMOS只可以实现弱0，相反，PMOS在PUN可以实现强1但NMOS只可以实现弱1（具体分析可见下面）：
- 电气特性匹配：
- PMOS晶体管在栅极施加低电平时导通，允许电流从源极流至漏极，这非常适合用于上拉网络，因为它可以在输入为逻辑低时（即PMOS的栅极为高电平）关闭，而在输入为逻辑高时（栅极为低电平）打开，从而拉高输出到Vdd（电源电压）。
- NMOS晶体管则在栅极高电平时导通，允许从漏极到源极的电流流动，这适用于下拉网络，因为它能在输入为逻辑高时关闭，输入为逻辑低时打开，将输出拉低至地（GND）。
- 互补工作原理：这种配置确保了无论电路处于何种逻辑状态，总有至少一组晶体管（NMOS或PMOS）处于截止状态，从而极大地减少了漏电流，实现了低功耗特性。当输出不需要改变时，电路不会消耗显著的静态电流，这是“静态”一词的由来。
如果将PMOS和NMOS在CMOS电路中的角色互换，会导致以下后果：
- 功耗增加：由于NMOS作为上拉网络时，其导通电阻相对较高，相比于PMOS作为上拉时，会需要更大的驱动电流来维持高电平输出，导致功耗增加。
- 性能下降：NMOS作为上拉时，由于其驱动能力较弱，可能会导致上升沿变缓，同样，PMOS作为下拉时也会使下降沿变慢，这会降低电路的整体速度。
参考资料-强弱PUN和PDN的分析
更详细解释可见PPT5.1-P12《强弱PUN和PDN》：
之前我们讲要将NMOS用在接地的PDN中，将PMOS用在接电源的PUN中，这是有原因的
-
当NMOS用在PDN时，由于对于NMOS，VDS>=0，所以Source接地，Drain接output的负载电容，由于VGS始终为Vdd>Vtn，所以它始终导通，负载电容可以一直放电到输出电压为0，也就是他可以实现一个strong 0
-
当NMOS用在PUN时，由于对于NMOS，VDS>=0，所以Source接output的负载电容，Drain接VDD，由于电源对负载电容进行充电，输出端端的电压逐渐增大，VGS对应减小，当它小于Vtn时，不再有导电沟道，NMOS断开，因此，输出端只能充电到VDD-Vtn，它只能实现一个弱1
-
当PMOS用在PDN时，由于对于PMOS，VDS<=0，所以Drain接地，Source接output的负载电容，由于随着负载电容放电，输出端的电压逐渐减小，VGS的绝对值对应减小，当它小于Vtp的绝对值时，不再有导电沟道，PMOS断开，因此，输出端只能放电到Vtp的绝对值，它只能实现一个弱0
-
当PMOS用在PUN时，由于对于PMOS，VDS<=0，所以Drain接output的负载电容，Source接VDD，由于VGS的绝对值始终为Vdd>Vtp的绝对值，所以它始终导通，负载电容可以一直充电到输出电压为Vdd，也就是他可以实现一个strong 1
这就是我们将NMOS用在接地的PDN中，将PMOS用在接电源的PUN中的原因
题目19
19、请结合下图回答问题：
a) 图中的电路实现了什么样的逻辑功能？请写出其逻辑表达式。
可以看出上半部分逻辑表达式是：
\[(\overline A+\overline B)\overline C + \overline A\space \overline B\]可以看出下半部分逻辑表达式是：
\[\overline {(A+B)C + AB}=(\overline A \space \overline B+\overline C)(\overline A+\overline B)\]由于
b) 这是一个静态 CMOS 电路吗？为什么？
这是一个静态电路，电路图中无电容存储效应来保存信息。
题目20
20、请结合下图回答问题：
a) 该图中的 CMOS 电路实现了什么样的逻辑功能？请写出其逻辑表达式。
根据互补CMOS电路，可得 \(Y = \overline{ABC} = \overline A +\overline B+ \overline C\)
b) 假设该电路之前的状态为：$A_1$=0，$A_2$=1，$A_3$=1，请写出稳定时电路中 几个电容的充放电状态。这时候如果 $A_1$的状态由 0 变为 1，电容中的 电荷会发生什么样的变化？
- NMOS晶体管：当其栅极（gate）相对于源极（source）的电压高于阈值电压（即栅极电压为高电平）时，NMOS晶体管导通，允许电流从漏极（drain）流向源极。因此，是高电平导通。
- PMOS晶体管：与NMOS相反，当栅极电压低于源极电压，即栅极电压为低电平时，PMOS晶体管导通，允许电流从源极流向漏极。因此，是低电平导通。
所以可以理解为：
- PMOS晶体管在输入为0（低电平）时导通。
- NMOS晶体管在输入为1（高电平）时导通。
PMOS电路时低电平导通，NMOS是高电平导通，所以PMOS中输入0是导通，NMOS中输入1是导通
刚开始稳定时C1、C2和CL都是充电状态，A1变为1后，上半部分电路都不导通，所以C1、C2和CL变为放电状态。
c) 结合 b) 中的情况，如果输入中只有 $A_1$ 会频繁地发生变化，该电路的设计可能会导致什么问题？能否进行优化？
PPT5.3-P10 《重排序》
假如A1经常发生电平切换，而其他输入不经常发生电平切换。那么当A1对应最远离output的NMOS时，它从0->1切换时，由于C1、C2在上一状态都都进行了充电，所以它们在这一时刻都会放电来贡献时延。
优化方法：把它放在最接近output的位置时，当它从0->1切换时，由于C1、C2在上一状态都都进行了放电，所以它们在这一时刻不会贡献时延。
六、Logical Efforts 分析方法介绍与应用
题目21
21、（基础回顾）对于下图所示的静态 CMOS 逻辑门，请回答：
a) 如何计算它的传播延时？请写出其传播延时的计算公式。
\[\boxed{t_{p1}=(t_{pHL,1}+t_{pLH,1})/2=0.69\cdot(R_{on,PUN1}+R_{on,PDN1})/2\cdot(C_{par,g}+C_L)}\]b) 图中的$ C_{in1,g}$、$C_{par,g}$，$C_L$ 各代表了什么？
- $ C_{in1,g}$是这一级的输入电容（gate电容）
-
$C_{par,g}$是这一级的寄生电容
- $C_L$是下一级的gate电容
c) 如果将该门中所有晶体管的尺寸增大或缩小 S 倍，会对它的等效电阻 和电容造成什么样的影响？
PPT5.20-P11，分析CMOS 逻辑电路的self-loading effect时有讲
如果尺寸都变大S倍，那么
- $R_{on}->\frac{R_{on}}{S}$
- $C_{par}->C_{par}\cdot S$
- $C_{in}->C_{in}\cdot S$
- $C_{L}->C_{L}$
题目22
22、（Gate Sizing）假设一个标准反相器的等效电阻为$ R_{INV}$，PMOS 的 W/L=2， NMOS 的 W/L=1，输入电容（input capacitance）为 $C_{in,INV}$，寄生电容 （parasitic capacitance）为$ C_{par,INV}$。同时假设负载电容为 $C_L$，请回答下列问题：
d) 对于一个 2 输入的 NAND 门，请使用静态 CMOS 方法将其实现，为其分配合适的尺寸使得其等效电阻等于 $R_{INV}$，并计算它的传播延时。
PPT6.1-P7&P10(P7中是标准NAND，P10中是S=2)，计算在PPT5.2-P8
对于2输入NAND门，
e) 对于一个 2 输入的 NOR 门，请使用静态 CMOS 方法将其实现，为其分配合适的尺寸使得其等效电阻等于 $R_{INV}$，并计算它的传播延时。
PPT5.2-P9
f) 对于一个 2 输入的 XOR 门，请使用静态 CMOS 方法将其实现，为其分配合适的尺寸使得其等效电阻等于 $R_{INV}$，并计算它的传播延时。
完全是第9题(b)
题目23
23、（Logical Effort）下图是一个多级组合逻辑电路的示例，请回答以下问题：
g) 如何计算多级组合逻辑电路的传播延时？请用自己的语言描述大致计算流程。
PPT6.1
-
确定电路结构：首先，需要了解电路的具体结构，包括各个逻辑门的类型（如与门、或门、非门等）以及它们是如何连接的。
-
识别关键路径：在电路中，关键路径是指信号传播时间最长的路径。这通常是从输入端到输出端经过的一系列逻辑门。识别关键路径有助于确定整个电路的传播延时。
-
计算单个逻辑门的延时：对于电路中的每一个逻辑门，需要知道其延时。使用下面公式计算 \(\boxed{t_{p1}=(t_{pHL,1}+t_{pLH,1})/2=0.69\cdot(R_{on,PUN1}+R_{on,PDN1})/2\cdot(C_{par,gate}+C_L)}\)
-
累加延时：沿着关键路径，将每个逻辑门的延时相加。如果电路中存在并行路径，需要考虑最慢的路径，因为信号需要通过所有路径才能到达最终的输出。
h) 如何使用 Logical Effort 方法计算多级组合逻辑电路的传播延时？请推导出其计算公式。
PPT6.2
首先由传播时延计算公式：
\[t_{p1}=(t_{pHL,1}+t_{pLH,1})/2=0.69\cdot(R_{on,PUN1}+R_{on,PDN1})/2\cdot(C_{par,g}+C_L)\]如果所有输入都是标准反相器，那么有(其中因为 Logical Effort 方法都是要变为标准反向器，所以输入的(in,gate)即为INV)
\[t_{p,gate}=0.69\cdot R_{on,INV}\cdot(C_{par,gate}+C_L)\]将受到逻辑功能影响的部分$C_{in,par}$提取出来，得到：
\[t_{p,gate}=0.69\cdot R_{gate}\cdot C_{in,gate}\cdot(\frac{C_{par,gate}}{C_{in,gate}}+\frac{C_{L}}{C_{in,gate}})\]令
- $\tau_{gate}=0.69\cdot R_{gate}\cdot C_{in,gate}$
- $\gamma_{gate}=\frac{C_{par,gate}}{C_{in,gate}}$
- $Fan-out=\frac{C_{L}}{C_{in,gate}}$
所以有上式中两边同除$\tau_{INV}$：
\[\frac{t_{p,gate}}{\tau_{INV}}=\frac{\tau_{gate}}{\tau_{INV}}(\gamma_{gate}+\frac{C_{load,gate}}{C_{in,gate}})\]其中$\tau_{\mathrm{INV}}=0.69\cdot R_{\mathrm{INV}}\cdot C_{\mathrm{in,INV}}$
分析可知
-
放大S倍，$\tau$ 不变( RC不随size变化，因为电阻R变小成R/S，C变大成SC，相乘后刚好抵消)
-
$\gamma$也不随S变化而变化（因为$C_{par}$和$C_{in}$会变大S被，相除后抵消）
-
Fan-out会发生变化（因为$C_L$不会因为上一级的size变化而变化，$C_L$是下一级的输入电容，受到下一级size影响）
化为通用形式：
\[d=g\cdot(\gamma_{gate}+h)=p+g\cdot h\]其中
- 逻辑努力Logical effect ：$g=\frac{R_{gate}\cdot C_{in,gate}}{R_{INV}\cdot C_{in,INV}}$
- 电气扇出Electrical Fan-out：$h=\frac{C_{load}}{C_{in,gate}}$
- 寄生延时/本征延时Parasitic Delay/Intrinsic Delay：$ p=\frac{R_{gate} \cdot C_{par,gate}}{R_{INV} \cdot C_{par,INV}} \cdot \gamma_{INV}, \gamma_{{INV}}=\frac{C{{par,INV}}}{C{_{in,INV}}} $
也就是$p=\frac{R_{gate} \cdot C_{par,gate}}{R_{INV} \cdot C_{in,INV}}$
==要注意这里推导d的公式时左右都除了$\tau_{INV}$，所以最后求时间t的时候要用$t_p=d\cdot \tau_{INT}$==
i) Logical Effort 方法中的电气扇出 h，逻辑努力 g 和本征延时 p（Intrinsic Delay/Parasitic Delay）代表了什么内涵？请写出它们的计算方法以及你对它们的理解。
下面是Logical Effort方法中的电气扇出 $ h $、逻辑努力 $ g $ 和本征延时 $ p $ 的定义、计算方法以及理解：
-
电气扇出 $ h $：
- 定义：电气扇出 $ h $ 表示一个逻辑门可以驱动的负载电容 $ C_{load} $ 与该逻辑门输入电容 $ C_{in,gate} $ 的比值。表示一个逻辑门的输出驱动其他逻辑门输入的能力。也就是==电气扇出$h$表示一个逻辑门在保持指定延时下能驱动的等效反相器的数量，它考虑了门的输出驱动能力和负载的实际影响==。
- 计算方法：$ h = \frac{C_{load}}{C_{in,gate}} $
- 理解：这个参数决定了逻辑门可以驱动多少个后续逻辑门的输入。电气扇出越大，逻辑门可以驱动的负载就越多，但同时也会增加电路的延迟。
-
逻辑努力 $ g $：
- 定义：逻辑努力 $ g $ 用于衡量一个逻辑门相对于理想反相器（INV）的复杂度，是一个无量纲的量。它与逻辑门的逻辑功能和结构有关。
- 计算方法：$ g = \frac{R_{gate} \cdot C_{in,gate}}{R_{INV} \cdot C_{in,INV}} $，这里，$ R_{gate} $ 和 $ C_{in,gate} $ 分别是逻辑门的等效电阻和输入电容，而 $ R_{INV} $ 和 $ C_{in,INV} $ 是理想反相器的等效电阻和输入电容。
- 理解：==逻辑努力用来衡量一个逻辑门与反相器（通常逻辑努力为1）相比，在理想情况下驱动相同负载时所需的额外努力或“强度”==。它反映了门的复杂度对延迟的影响。也可以说逻辑努力反映了逻辑门的复杂性。逻辑努力越大，逻辑门的逻辑功能越复杂，其传播延时也越大。
-
本征延时 $ p $：
- 定义：==本征延时 $ p $ 是指在没有负载的情况下，逻辑门从输入变化到输出稳定所需的时间。==它代表了逻辑门内部的固有延时，与外部负载无关。
-
计算方法：：$ p = \frac{R_{gate} \cdot C_{par,gate}}{R_{INV} \cdot C_{par,INV}} \cdot \gamma_{INV} $，其中 $ \gamma_{INV} = \frac{C_{par,INV}}{C_{in,INV}} $。
也就是$p=\frac{R_{gate} \cdot C_{par,gate}}{R_{INV} \cdot C_{in,INV}}$ 本征延时 $ p $ 通常由制造工艺决定，可以通过工艺参数和逻辑门的设计来确定。对于一个理想反相器，本征延时 $ p_{inv} $ 可以视为1，作为参考。
- 理解：寄生延时（本征延时）$ p $ 是指逻辑门内部由于寄生电容和电阻引起的延时。这里，$ R_{gate} $ 和 $ C_{par,gate} $ 分别是逻辑门的等效电阻和寄生电容，而 $ R_{INV} $ 和 $ C_{par,INV} $ 是理想反相器的等效电阻和寄生电容。$ \gamma_{INV} $ 是理想反相器的逻辑努力，它反映了反相器的内部复杂度。寄生延时 $ p $ 与逻辑门的内部复杂度和理想反相器的内部复杂度有关。可以这样理解：本征延时是指理论上最小可能的门延迟，它决定了在没有外部负载影响下逻辑门能够多快地响应输入变化，仅反映门内部的固有延迟，包括由于电容充电和MOS管的开关行为造成的延迟。设计时需要考虑本征延时来确保电路能够满足性能要求。
以上三个参数只有电气扇出$h$与gate size有关，其他两个都与gate size无关（PPT6.2-P11）
这些参数——本征延时 $p$、逻辑努力 $g$ 和电气扇出 $h$ 之间存在密切的相互关系，它们共同描述了CMOS逻辑门电路的性能和延迟特性。下面是它们之间关系的概述(PPT6.2-P12有图像描述逻辑努力的意义)
-
本征延时 $p$ 与 逻辑努力 $g$ 和 电气扇出 $h$ 的结合，可以用来计算实际的门延迟 $d$。根据Logical Effort方法的基本公式，一个逻辑门的总延迟 $d$ 可以表达为： \(d=g\cdot(\gamma_{gate}+h)=p+g\cdot h\) 其中，第一部分 $p$ 是门的固有延迟贡献，第二部分 $g\cdot h$ 描述了因驱动额外负载（超过单位电容 $C_{inv}$）而增加的延迟。
-
逻辑努力 $g$ 和 电气扇出 $h$ 之间的平衡对于优化设计至关重要。逻辑努力较高的门（更复杂的逻辑功能）自然具有更大的延迟倾向，但通过设计具有较高电气扇出的电路，即增强其驱动负载的能力，可以在一定程度上补偿这种延迟。
-
当一个门的电气扇出 $h$ 大于1时，表示该门有能力在不显著增加延迟的情况下驱动更多的负载（相对于一个单位反相器）。相反，如果 $h < 1$，则表明门的驱动能力不足以有效处理其指定的负载，导致延迟增加。
j) 请补充下表的内容（计算逻辑努力 g）：
PPT6.2-P16有完整表格，推导在P15，难点在于计算等效电容
乘法器这里推导有点难了，直接看PPT往里填，其他推导（下图来自PPT6.2-P15，XOR和XNOR在第九题和第十题画过）：
由上图根据公式
\[g=\frac{R_{gate}\cdot C_{in,gate}}{R_{INV}\cdot C_{in,INV}}\]这里是标准门电路，等效电阻要求是$R_0$，也就是标准反相器的电阻$R_{INV}$，所以计算电容比值即可（要注意的是这里不是标准反相器的寄生电容$C_{par0}$而是标准反相器的输入电容$C_{in,INV}$）
tip：寄生电容$C_{par0}$和输入电容$C_{in}$（也用$C_{gate}$或$C_{g}$表示）的使用
- 在计算逻辑努力时：g和h用输入电容，p使用寄生电容
- 计算时延时：需要用到寄生电容和下一级的输入电容
标准反相器的逻辑努力是1
k) 请补充下表内容（计算本征延时 p）
同样PPT6.2-P16有完整表格，推导在P15，难点在于计算等效电容
根据计算公式
\[p = \frac{R_{gate} \cdot C_{par,gate}}{R_{INV} \cdot C_{par,INV}} \cdot \gamma_{INV} ，其中 \gamma_{INV} = \frac{C_{par,INV}}{C_{in,INV}} \\ 也就是p=\frac{R_{gate} \cdot C_{par,gate}}{R_{INV} \cdot C_{in,INV}}\]| 类型 | Intrinsic Delay/Parasitic Delay(p) |
|---|---|
| INV | 1 |
| n-input NAND | $np_{inv}=n\times1=n$ |
| n-input NOR | $np_{inv}=n\times1=n$ |
| n-way multiplexer | $2np_{inv}=2n\times1=2n$ |
| XOR, XNOR | $n2^{n-1}p_{inv}=n2^{n-1}\times1=n2^{n-1}$ |
题目24
24、（反相器链）设标准反相器的等效电阻为 $R_{INV}$，请计算出下图所示的反相器链的传播延时。
可参考PPT6.2-P17
根据逻辑努力法，
\[D=\sum g_ih_i + \sum p_i\]对于反相器，p=1，g=1，有$C_{par,0}=C_{d0}$，那么只需要计算h即可（前面我们在第23(c)也分析得出了g和p都跟size无关，只有h与size有关）,根据公式（$C_{load}$也就是下一个门的输入）：
\[h=\frac{C_{load}}{C_{in,gate}}\]对于stage1：
\[C_{in,1}=(10+5)=15\\ C_{load,1}=C_{in,2}=(6+3)=9\\ h_1 = \frac{3}{5}\]对于stage2：
\[C_{in,2}=(6+3)=9\\ C_{load,2}=C_{in,3}=(16+8)=24\\ h_1 = \frac{8}{3}\]对于stage3：
\[C_{in,3}=(16+8)=24\\ C_{load,3}=C_{in,4}=(4+2)=6\\ h_1 = \frac{2}{8}=\frac{1}{4}\]对于stage4：
\[C_{in,4}=(4+2)=6\\ C_{load,4}=C_{L}=30\\ h_1 = \frac{30}{6}=5\]则
\[D=\frac{3}{5}+\frac{8}{3}+\frac{1}{4}+5+4 = \frac{751}{60}\]则
\[t_p=0.69 R_{INV}*3C_{par,0}*D =0.69* R_{INV}*\frac{751}{20}\\=0.69* R_{INV}*37.55=25.9095R_{INV}\]题目25
25、（传播延时）“提出问题往往比解决问题更重要”，对于下图所示例题，如果只给出所有门的 $W_P:W_N$，能否计算出正确结果？如果只给出 S，能否计算？如果只给出反相器的构造信息，能否计算？请根据图中的条件使用传统方法计算该电路的传播延时。
PPT6.1-P13
- 如果只给出所有门的 $W_P:W_N$（没有化到最简），那么可以计算出$h$，所以可以计算传播时延
- 如果只给出S（且知道元件符号），那么可以计算出$h$，所以可以计算传播时延
- 如果只给出反相器的构造信息（也就是没有size信息），那么不可以计算出$h$，所以不可以计算传播时延
传统方法：
题目26
请使用逻辑努力（Logical effort）方法计算上图中的例题。
PPT6.2-P18
题目27
对于下图所示电路，请计算出当传播延迟最小时，每一级电路的晶体管尺寸大小（假设对于单位宽度晶体管，$C_g$=1，$C_{par}$=1）。
